CMOS閾值電壓的設(shè)計(jì)裝置與流程

要使設(shè)計(jì)的電路版圖在性能上達(dá)到設(shè)計(jì)指標(biāo)的要求，必須進(jìn)行工藝設(shè)計(jì)，從而確定合理的材料參數(shù)、工藝參數(shù)和工藝條件。其中，閥值電壓的控制是CMOS電路工藝設(shè)計(jì)的核心。CMOS閾值電壓的設(shè)計(jì)。因?yàn)?，一方面要保證NMOS管增強(qiáng)型工作，即；另一方面，要求NMOS和PMOS管的閾值電壓盡可能匹配，即；其它材料參數(shù)和工藝參數(shù)許多是根據(jù)的要求定出來的，所以在這里主要介紹閾值電壓的設(shè)計(jì)。至于材料參數(shù)和工藝參數(shù)及工藝條件，將在下一章中分別介紹。

CMOS閾值電壓的設(shè)計(jì)

1、保證NMOS管為增強(qiáng)型

在第一章中講到，要使NMOS管為增強(qiáng)型工作，必須要求：

CMOS閾值電壓的設(shè)計(jì)

所以，在工藝上要采取措施，盡可能減小和適當(dāng)提高Qw，但P阱區(qū)的摻雜濃度不能提得很高，它要受到擊穿電壓的限制。CMOS閾值電壓的設(shè)計(jì)。按目前的工藝條件，可控制在左右；P阱的摻雜濃度應(yīng)大于。

2、VT的匹配

CMOS電路要有高的抗干擾性能和良好的開關(guān)特性，兩管的閥值電壓必須良好的匹配，即：

CMOS閾值電壓的設(shè)計(jì)

由這一條件可得到下面的表達(dá)式：

CMOS閾值電壓的設(shè)計(jì)

所以可解得：
上式括號(hào)內(nèi)的數(shù)值，在和一定范圍內(nèi)通常是常數(shù)；式中很小，通常對(duì)匹配影響極小，而可由來控制。這樣，就可以認(rèn)為主要以為變數(shù)。

由上式可知，和完美匹配條件將是和的線性函數(shù)關(guān)系，可以作出如圖5-24中斜虛線所示的N溝道和P溝道器件的設(shè)計(jì)匹配線。CMOS閾值電壓的設(shè)計(jì)。該圖是在一定，時(shí)作出的。由圖可得出以下兩點(diǎn)：

①N溝道和P溝道器件閾值電壓匹配的設(shè)計(jì)點(diǎn)在匹配線上，對(duì)于每個(gè)匹配設(shè)計(jì)點(diǎn)，它是和的函數(shù)，即是P阱擴(kuò)散濃度和表面電荷的函數(shù)。

②由匹配線可見，當(dāng)表面電荷較大時(shí)，就要求有很高的P^-阱擴(kuò)散濃度。但這種極低電阻率的P型襯底擴(kuò)散是不容易控制的，且高濃度擴(kuò)散將造成N溝道器件電子遷移率的嚴(yán)重下降；況且，高的使得P溝道器件的升高，從而使CMOS開關(guān)速度降低，同時(shí)要求采用較高的電源電壓。根據(jù)匹配線來設(shè)計(jì)時(shí)，只有當(dāng)時(shí)，方能得到閾值電壓的良好匹配。

CMOS閾值電壓的設(shè)計(jì)

綜上所述，要制作一個(gè)閾值電壓良好匹配的CMOS電路，工藝要求是嚴(yán)格的。因?yàn)閷?duì)應(yīng)匹配線上每個(gè)設(shè)計(jì)點(diǎn)，僅有一個(gè)及的值，所以CMOS工藝是對(duì)電路特性最敏感的工藝。CMOS閾值電壓的設(shè)計(jì)。對(duì)于一個(gè)特定的CMOS工藝規(guī)范，應(yīng)該是P^-阱擴(kuò)散的薄層電阻數(shù)值有良好的重復(fù)性，柵氧化表面電荷數(shù)值要小，且重復(fù)性良好。因此對(duì)CMOS工藝提出了嚴(yán)格的凈化要求。否則，要達(dá)到完美匹配是困難的。